一种用于以太网传送Ｅ１信号的时钟恢复电路的设计与实现

摘 要：提出一种利用全数字锁相环实现从随机的以太网信号中提取时钟的方法。由于采用鉴频、鉴相并置方法，同时把数字滤波器融入其中，采用小数分频器构成数控振荡器，从随机以太网信号中恢复E1时钟信号。经硬件实验证实，电路的性能指标完全可以满足ITUT的有关标准。该电路结构简单，易于集成到ASIC中去，有较强的实用性，便于推广应用。

关键词：E1抖动锁相环;现场可编程门阵列;基于以太网的实时业务；时钟恢复电路

中图分类号：TN710 文献标识码：B 文章编号：1004373X(2008)1800803

Design and Implementation of Clock Recovery Circuit E1 in Ethernet

HUANG Haisheng

(Xi′an Institute of Post and Telecommunications,Xi′an,710061,China)

Abstract：In this paper,a clock recovery circuit is proposed in the random signal of Ethernet,parallel connection method are used between the phase difference and the frequency difference,and the filter are permeated in,and using the digital divider,with ratio of decimal fraction,as a digital control oscillations,then the PLL could be used to recover the E1 clock that is demapped from Ethernet signal.It is proved by hardware experiment that the performance can meet the ITU-T recommendation.All digital circuits are useful in VLSI design.

Keywords：E1 jitter phase locked loop;FPGA;Ethernet TDM;clock recovery circuit

在基于IP的新一代通信网中，为了实现多业务传输，在发送端，把实时业务（TDM）进行打包处理，使其变成太网包的数据包，然后传输；在接收端，为了恢复原来的TDM业务，对数据进行统计和抖动消除，从而获得码流的定时信息。抖动消除的基本原理就是数字锁相环的原理；利用锁相环技术实现对输入定时信号的量化、数字滤波和定时综合。传统的数字化理论在这里表现为简单的取整，电路往往对应的是吞吐脉冲，即为计数器的形式。技术的核心和难点是量化、数字滤波和定时综合有机的结合，形成理论简单、易于电路实现，同时又能保证定时信息的指标。

在TDMoIP系统中，在发送端，需要发送的信号是标准的E1信号，为了在以太网系统中传输，把E1信号进行拆分、封装，使其变成固定大小的以太网包，原来的E1信号中的定时时信息全部丢失；在接收端收到的信号中不含有任何定时信息，数据的抖动也变为随机的。这就需要在接收端要进行特殊处理，才能恢复E1信号的时钟。由于以太网信号是随机信号，首先对随机的以太网信号进行统计处理，得到信号的基本频率，然后以此频率为基准，进行数字平滑；传统的数字平滑电路可分为2类：一类是由比特调整电路和中等带宽的数字锁相环构成，另一类^［1］是由一个锁相环构成，但锁相环的带宽很窄。本文采用由比特调整电路和中等带宽的数字锁相环构成数字平滑电路，比特调整电路是由多模计数器和数据存储器组成；多模计数器根据数据缓冲器FIFO的状态，确定在数据流上加或扣脉冲的频率，然后把这种信息存入数据存储器，实现在数据流上加扣脉冲，使输出数据流的频率的变化在时间上拉长，便于数字锁相环的设计。

通过硬件实验证明，用该方法设计ASIC电路，运行可靠，性能指标符合ITUT的有关标准。本文主要讨论这个专用数字锁相环的设计方法及理论分析；即全数字锁相环电路设计、电路的输入和输出指标要求、原理分析和硬件实验结果。

1 全数字锁相环电路设计

本文讨论的是E1支路信号平滑的二阶数字锁相环，其结构简单、易于实现、尤其适合ASIC实现，并且经实验证明，抖动指标符合有关ITUT标准。图1为电路的原理图。

图1是一个直接处理式锁相环；计数器1和计数器2分别对读写时钟脉冲进行计数；FD为减法器；输出fd为频差；PD为数字鉴相器，是一个计数器，用高速时钟对相差进行计数，加法器的作用是把鉴频和鉴相的结果和常数相加，产生控制器的控制信号，控制器是由串行加法器构成；分频器1和分频器2是M和M+1分频器，它们和控制器、MUX一起构成一个含有小数的分频器，分频器的分频比是由鉴频和鉴相的结果，经过加法器处理后产生的控制信号确定。

图1 二阶数字锁相环原理图2 指标要求

由于数字锁相环和比特调整电路一起构成数字抖动衰减器^［2］，用来衰减通过以太网传输E1信号引起的抖动。这里的比特调整电路就相当于一个可控的低通滤波器，根据设计要求，比特调整电路的输出，即锁相环的输入为：首先对以太网数据进行统计，确定E1信号的基本速率，然后对高于或低于基本速率的数据进行比特调整，比特调整的快慢由自适应算法确定。

根据ITUT的建议，E1支路信号的抖动测试应先通过一组滤波器，具体指标如表1所示：

表1 PDH 网络接口的最大允许抖动

滤波器特性最大峰值抖动f1f3f4f1~f4f3~f420 Hz

20 dB/dec18 kHz

20 dB/dec100 kHz

-20 dB/dec0.4 UI0.075 UI

3 原理分析

计数器1和计数器2是相同的循环计数器，只是初始值不相同，其功能相当于对过去输入信号进行无穷次累加。从Z域进行考虑，其传递函数可以表示为:1+z－1+z－2+…=zz－1它们和PD、PF、加法器共同完成鉴频、鉴相的作用，同时还含有滤波器的功能，也就是说把鉴频、鉴相结果进行了数字滤波。下式由于上式给出的关系式正是数字环路滤波器的传递函数，这里的K是反映了2个计数器的初始值的不同。K+zz-1鉴相控制信号vd完成对鉴频、鉴相结果的取值时刻，实际上起一个量化间隔的作用，它应和PD计数器的模数有确定的整数比例关系。加法器在这里的作用是把鉴频、鉴相的结果并置和一个常数相加，起一个电路前后衔接的作用:udv={fd,pd}

filter=A+udv这里的A和K是相互对应的，可以认为二者相同，实际上，信号在经过加法器之后，才真正完成了鉴频、鉴相作用。

控制器根据输入信号filter产生对分频器1和分频器2输出的控制信号，这里的控制器实际上是串行的全加器，结构为图2^［3］。

图2 控制器的结构图其响应的传递函数为:KD=Gz－1zz－1=Gz－1其中G为整个环路的增益。故该环路的开环、闭环和误差传递函数为:H0(z)=Gz－1·(K+zz－1)

=(K1+K2zz－1)(zz－1)z－1其中:K1=GK； K2=G；

H(z)=H0(z)1+H0(z)

=(K1+K2)z－K1z2+(K1+K2－2)z+(1－K1)

He(z)=11+H0(z)

=(z－1)2z2+(K1+K2－2)z+(1－K1)故环路稳定的条件为:K1>0; K2>0; 2K1+K2<43.1 环路跟踪误差

由环路误差传递函数可以计算环路在各种不同输入信号作用下的稳态跟踪误差，即:φ(∞)=limz→1［(z－1)φ(z)］

φ(z)=He(z)·θi(z)E1信号的频率容限为±50 ppm，如果信号在其稳定工作的动态范围内，频率的变化是按照升斜规律变化，即输入信号的频率以速率R变化，有：ωi(t)=Rt; θi(i)=∫t0Rtdt=12Rt2

θi(s)=R/s3所以有：θi(z)=RT2z(z+1)2(z－1)3;φ(∞)=limz→1 φ(z)=T2RK2其中T为脉冲取样周期，说明稳态相差的值是稳定的，其随K2的增大而减小。对于输入为频率阶跃、相位阶跃的信号为：φ(∞)=03.2 锁相环的参数计算

比特调整电路进行1次调整将引起1UI的抖动，相当于一个阶跃函数：A(t)=u(t)该响应的拉氏变换为：A(s)=1/s高通滤波器的传递函数为^［1］：H2(s)=ss+ωc, ωc=40π二阶锁相环的传递函数为：H1(s)=2ξωns+ωn2s2+2ξωns+ωn2=K1+K2Ts+K2T2s2+K1+K2Ts+K2T2得出:ωn=K2/T,ξ=K1+K22K2锁相环的剩余抖动可表示为:Adjat(s)=A(s)H1(s)H1(s)=2ξωns+ωn2s2+2ξωns+ωn2·1s+ωc

剩余抖动的峰峰为^［4］:Ajpp2ξ(ξ+ξ－1)－12ξ－1(ωc－(ξ+ξ－1)ωn)ωn锁相环的3 dB带宽为^［4］:B=ωn2π(2ξ2+1)(2ξ2+1)2+1

锁相环的同步带应该不受鉴相器的控制，而由数控振荡器决定，由于小数分频器的具体结构，同步带为:f0/（M+1）≤ΔωH≤f0M锁相环的捕捉带为:Δωp=2.37K2ξωn4 硬件实验结果

系统电路设计完成后，采用Altera公司的FPGA Cyclone EP1C6Q240CB进行实验验证，并设计相应的PCB板，用惠普公司的抖动测试仪进行性能指标测试，结果证明其性能指标达到ITUT规定的指标，最大峰值抖动在f1~f4 为0.21 UI，f3~f4为0.012 UI。频率范围远远大于±50 ppm，为±100 ppm，达到了预期的目的。

5 结 语

本文针对通过以太网传输E1信号的数据结构，设计出一种全数字锁相环。采用鉴频、鉴相并置方法，同时把数字滤波器融入其中;采用小数分频器构成数控振荡器，从中恢复E1时钟信号。经硬件实验证实达到了设计要求，该电路结构简单、易于集成到ASIC中去、有较强

的实用性，便于推广应用。

参 考 文 献

［1］杨赞，葛宁，林孝康.一种用于SDH 2 Mb/s支路输出的一种全数字锁相环\.通信学报,1998(2):4551.

［2］John C Eidson.The Application of IEEE1588 to Test and Measurement Systems,2005.

［3］胡春华,石玉.数字锁相环路原理与应用\.上海：上海科学技术出版社,1990.

［4］Owen H L.Synchronous Digital Hierarchy byte Pointer Justification Vesus VC-12 Payload bit Just Tification Effects\.Telecommunication System,1995,6(1):97105.

［5］韦乐平.光同步数字传输网\.北京：人民邮电出版社,

1993.

［6］万心平,张厥盛,郑继禹.锁相技术\.西安：西安电子科技大学出版社,1991.

［7］Dirk S Mohl.IEEE 1588 Precise Time Synchronization as the Basis for Realtime Applications in Automation，2003.

［8］吴国新,吉逸.计算机网络\.北京：高等教育出版社，

2003.

［9］IEEE Instrumentation and Measurement Society,1588 IEEE Standard for a Precision Clock Synchronization Protocol for Networked Measurement and Control Systems，IEEE,2002.

［10］Cristian F.A Probabilistic Approach to Distributed Clock Synchronization\.Distributed Computing,1989(3):146158.

［11］IEEE1588 Clock Synchronization Protocol\.

http://ieee1588.nist,gov.

［12］IEEE 802.11LAN/MAN:Wireless LAN Medium Access(MAC) and Physical Layer(PHY) Specifications,1999.

注：本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文

推荐访问:以太网 时钟 传送 电路 信号